基于VHDL实现单精度浮点数的加/减法运算

研究了单精度浮点数加/减法的结构及其设计方法,并在A ldec公司的Active-HDL软件环境下,采用VHDL语言进行设计,并进行了仿真验证,计算精度可以达到10-7。

单精度浮点数; 加/减法; VHDL; FPGA;

TN402

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